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Produkt-Beschreibung

Warum müssen wir Vias in PCBs verwenden? Und seine parasitäre Kapazität und parasitäre Induktivität

Tag# PCB Design, Mehrschicht PCB, Hochdichte-Leiterplatten-PCB

PCB-Lochs

Via ist ein wichtiger Bestandteil von mehrschichtigen PCBs, und die Kosten für das Bohren machen normalerweise 30% bis 40% der Kosten für die PCB-Herstellung aus. Kurz gesagt, jedes Loch in der PCB kann als Via bezeichnet werden. Aus funktionaler Sicht kann das Loch

in zwei Kategorien unterteilt werden: eine dient der elektrischen Verbindung zwischen den Lagen, die andere dient der Befestigung oder Positionierung des Bauteils. Diese Löcher werden im Allgemeinen in drei Typen unterteilt, nämlich Sackloch (Blind Via), vergrabenes Loch (Buried Via) und Durchgangsloch (Through Via).

1.1 Zusammensetzung von Löchern

Das Sackloch befindet sich auf der Ober- und Unterseite der Leiterplatte und hat eine bestimmte Tiefe für die Verbindung zwischen der Oberflächenleitung und der darunter liegenden Innenleitung. Die Tiefe des Lochs überschreitet normalerweise nicht ein bestimmtes Verhältnis (Öffnung). Ein vergrabenes Loch ist ein Verbindungslöch, das sich in der inneren Lage der Leiterplatte befindet und sich nicht bis zur Oberfläche der Leiterplatte erstreckt.

Die beiden oben genannten Lochtypen befinden sich in der inneren Lage der Leiterplatte. Die Bildung des Durchgangslochs erfolgt vor dem Laminieren, und mehrere innere Lagen können während der Bildung des Durchgangslochs überlappt werden.

Der dritte Typ wird als Durchgangsloch bezeichnet, das die gesamte Leiterplatte durchquert. Es kann zur internen Verbindung oder als Montageort für Bauteile verwendet werden. Da das Durchgangsloch einfacher zu realisieren und kostengünstig ist, wird es in den meisten Leiterplatten anstelle der beiden anderen verwendet. Die folgenden erwähnten Löcher gelten ohne besondere Anweisung als Durchgangslöcher.

Aus Design-Sicht besteht ein Loch hauptsächlich aus zwei Teilen: einem mittleren Loch (Bohrloch) und einem Pad-Bereich um das Loch herum, siehe unten. Die Größe dieser beiden Teile bestimmt die Größe des Lochs.

Offensichtlich, in Hochgeschwindigkeits-, Hochdichte-PCB-Designs, Designer wollen immer, dass die Löcher so klein wie möglich sind, damit mehr Verdrahtungsraum auf der Platine bleibt.

Zusätzlich gilt: Je kleiner das Loch, desto geringer seine eigene parasitäre Kapazität und desto besser geeignet für Hochgeschwindigkeitsschaltungen. Die Reduzierung der Lochgröße führt zu höheren Kosten, und die Lochgröße kann nicht uneingeschränkt reduziert werden. Sie ist durch die Technologie des Bohrens und Galvanisierens usw. begrenzt.

Je kleiner das Loch, desto länger dauert das Bohren, und desto leichter ist es, von der Mittelposition abzuweichen; und wenn die Tiefe des Lochs das 6-fache des Lochdurchmessers überschreitet, kann nicht garantiert werden, dass die Lochwand gleichmäßig mit Kupfer beschichtet werden kann. Zum Beispiel beträgt die normale Dicke einer PCB (Tiefe des Durchgangslochs) 1,6 mm, so dass der Mindestdurchmesser des von der PCB-Hersteller bereitgestellten Lochs nur 0,2 mm erreichen kann.

1.2 Parasitäre Kapazität von Vias

Das Via selbst hat eine parasitäre Kapazität zur Masse. Wenn der Durchmesser des Isolierlochs auf der Massefläche D2, der Durchmesser des Via-Pads D1, die Dicke der PCB T und die Dielektrizitätskonstante des Substrats ε ist, dann ist der Wert der parasitären Kapazität durch das Via ungefähr wie folgt:

C=1.41εTD1/(D2-D1).

Die Hauptwirkung der parasitären Kapazität durch das Via ist die Verlängerung der Anstiegszeit des Signals und die Reduzierung der Geschwindigkeit der Schaltung. Zum Beispiel, eine PCB-Platine mit 50 mil Dicke, wenn Sie ein Via mit 10 mil Innendurchmesser und 20 mil Pad-Durchmesser verwenden, 32 mil Abstand zwischen Pad und Masse-Kupferfläche, dann können wir die parasitäre Kapazität des Vias mit der obigen Formel annähernd erhalten: C=1.41 x4.4x0.050x0.020/(0.032-0.020)=0.517pF. Die Variable dieser Kapazität, die durch die Anstiegszeit verursacht wird, ist: T10-90=2.2 C (Z0/2)=2.2 x0.517x(55/2)=31.28 ps.

Aus diesen Werten ist ersichtlich, dass, obwohl der Nutzen der durch die parasitäre Kapazität eines einzelnen Vias verursachten Anstiegsverzögerung nicht offensichtlich ist, der Designer dies berücksichtigen sollte, wenn mehrere Vias zwischen den Lagen verwendet werden.

1.3 Parasitäre Induktivität von Vias

Neben der parasitären Kapazität gibt es gleichzeitig eine parasitäre Induktivität durch Vias. Im Design von Hochgeschwindigkeits-Digital-Schaltungen ist der Schaden, der durch die parasitäre Induktivität durch das Via verursacht wird, oft größer als der der parasitären Kapazität. Seine parasitäre Serieninduktivität schwächt den Beitrag der Bypass-Kapazität und schwächt die Filterfunktion des gesamten Stromversorgungssystems. Wir können die folgende Formel verwenden, um eine ungefähre parasitäre Induktivität des Vias einfach zu berechnen:

L=5.08h[ln(4h/d) +1].

Dabei bezieht sich L auf die Induktivität des Vias, h auf die Länge des Vias, d auf den Durchmesser des Vias. Aus der Formel ist ersichtlich, dass der Durchmesser des Vias wenig Einfluss auf die Induktivität hat, aber der größte Einfluss auf die Induktivität ist die Länge des Vias. Unter Verwendung des obigen Beispiels kann berechnet werden, dass die Induktivität des Vias ist: L=5.08 x0.050[ln (4x0.050/0.010)1]=1.015 nH. Wenn die Anstiegszeit des Signals 1 ns beträgt, ist die äquivalente Impedanz: XL=πL/T10-90=3.19Ω. Eine solche Impedanz kann beim Durchgang von Hochfrequenzstrom nicht ignoriert werden. Insbesondere muss die Bypass-Kapazität beim Verbinden der Strom- und Massefläche durch zwei Vias geleitet werden, so dass die parasitäre Induktivität der Vias exponentiell zunimmt.

1.4 Design von Vias in Hochgeschwindigkeits-PCBs

Aus der obigen Analyse der parasitären Eigenschaften von Vias können wir sehen, dass das scheinbar einfache Via im Design von Hochgeschwindigkeits-PCBs große negative Auswirkungen auf das Schaltungsdesign hat. Um die negativen Auswirkungen des parasitären Effekts von Vias zu reduzieren, können wir im Design versuchen, Folgendes zu tun:

1) Unter Berücksichtigung von Kosten und Signalqualität wählen Sie eine angemessene Größe für die Vias. Zum Beispiel 6-10 Lagen Speicher-Modul-PCB-Design,10/20 mil (Bohrung / Pad) Via ist besser; für einige kleine Platinen mit hoher Dichte können Sie auch versuchen, 8/18 mil Vias zu verwenden. Derzeit ist es aufgrund der Verwendung von Laserbohrmaschinen in der Fertigung möglich, unter technischen Bedingungen kleinere Lochgrößen zu verwenden. Für Vias von Strom- oder Masseleitungen kann eine größere Größe in Betracht gezogen werden

um die Impedanz zu reduzieren.

• Aus den beiden oben diskutierten Formeln kann geschlossen werden, dass die Verwendung einer dünneren PCB-Platine vorteilhaft ist, um die beiden parasitären Parameter von Vias zu reduzieren.
• Die Signalleitungen auf der Platine sollten so weit wie möglich nicht die Lage wechseln, d.h. versuchen Sie, unnötige Vias nicht zu verwenden.
• Die Pins der Stromversorgung und der Masse sollten in der Nähe der Platine gebohrt werden, je kürzer die Zuleitung zwischen dem Via und dem Pin, desto besser, da sie zu einer Erhöhung der Induktivität führen. Gleichzeitig sollten die Zuleitungen von Strom und Masse so dick wie möglich sein, um die Impedanz zu reduzieren.
• Platzieren Sie einige Masse-Vias in der Nähe der Vias im Bereich des Lagenwechsels der Signalleitung, um eine möglichst nahe Schleife für das Signal bereitzustellen. Selbst eine große Anzahl von redundanten Masse-Vias kann auf der PCB-Platine platziert werden. Natürlich muss das Design auch flexibel sein. Das zuvor diskutierte Via-Modell besagt, dass jede Lage Pads hat, und manchmal können wir die Größe reduzieren oder sogar die Pads einiger Lagen entfernen. Insbesondere bei hoher Dichte von Via-Bereichen kann dies zur Bildung eines Bruchschlitzes in der Kupferschicht mit einer Trennschleife führen. Um das Problem zu lösen, können wir neben der Verschiebung der Via-Position auch die Reduzierung der Pad-Größe der Kupferschicht in Betracht ziehen.

Leiterplatten-Fähigkeiten 2026